詳解SiC MOSFET如何降低電磁干擾和開關(guān)損耗-KIA MOS管
信息來源：本站 日期：2022-03-09
對于一直在設(shè)法提高效率和功率密度并同時維持系統(tǒng)簡單性的功率設(shè)計師而言，碳化硅（SiC）MOSFET的高開關(guān)速度、高額定電壓和小RDS(on)使得它們具有十分高的吸引力。
然而，由于高開關(guān)速度會導(dǎo)致高漏源電壓（VDS）峰值和長振鈴期，它們會產(chǎn)生電磁干擾，尤其是在電流大時。本文提供了一個較好的解決方案來優(yōu)化電磁干擾和效率之間的平衡。這種方法已經(jīng)采用1200V 40mOhm器件進行了雙脈沖測試驗證。
寄生電感是SiC MOSFET的VDS峰值和振鈴的主要成因。從關(guān)閉波形（圖1）中看，柵源電壓（VGS）從18V至0V。關(guān)閉時的漏極電流（ID）為50A，VDS為800V。SiC MOSFET的高開關(guān)速度會導(dǎo)致高VDS峰值和長振鈴期。
該峰值降低了器件的設(shè)計余量以應(yīng)對照明條件或負(fù)載突變，而長振鈴期則帶來的電磁干擾。在大電流下，這種情況更加明顯。
圖1.使用SiC MOSFET時在關(guān)閉情況下的VDS峰值和振鈴（1200V，40mOhm）
傳統(tǒng)的電磁干擾抑制方法是使用大柵極電阻（RG）降低電流流經(jīng)器件的速度（dI/dt）。但是大RG會顯著增加開關(guān)損耗，要在效率和電磁干擾之間進行權(quán)衡取舍。
另一種抑制電磁干擾的方法是降低功率回路雜散電感。要實現(xiàn)這一目的，需要更改電路板的布局，還需要使用體積較小、電感較低的封裝。然而，盡量降低功率回路的效果是有限的，而且還需要遵守最小空隙和間隔方面的安全規(guī)定。使用較小的封裝也會影響熱性能。
可以使用過濾器來幫助達到電磁干擾要求，簡化系統(tǒng)權(quán)衡。頻率抖動等控制技術(shù)也能降低供電導(dǎo)致的電磁干擾噪音。
采用簡單的RC緩沖電路是一種更為有效和高效的方法。它能控制VDS峰值并縮短振鈴期，同時實現(xiàn)更高的效率和可以忽略的關(guān)閉延遲。由于更快的dv/dt和額外的電容器，緩沖電路會有更高的位移電流，而這會降低關(guān)閉過渡期間的ID和VDS交疊。
雙脈沖測試（DPT）證實了RC緩沖電路的效果。它采用有電感負(fù)載的半橋配置。橋的高側(cè)和低側(cè)采用相同的器件，在低側(cè)測量VGS、VDS和ID（圖2）。電流變換器（CT）測量器件和緩沖電路電流。因此，測量的總開關(guān)損耗包含器件損耗和緩沖電路損耗。
圖2.半橋配置（頂部和底部器件相同）
RC緩沖電路由一個簡單的200pF電容器和10Ω電阻串聯(lián)而成，跨SiC MOSFET的漏極和源極連接。
圖3. RC緩沖電路（左）能比大RG（右）更有效地控制電磁干擾
圖3比較了圖1中的同一個器件的關(guān)閉情況。左側(cè)波形采用含小RG(off)的緩沖電路，而右側(cè)波形采用大RG(off)且無緩沖電路。兩種方法都限制了關(guān)閉峰值漏源電壓VDS。然而，由于將振鈴期降低至僅33ns，緩沖電路更加高效，延遲時間也更短。
圖4.比較表明使用RC緩沖電路對打開時的影響非常小
圖4比較了在采用5Ω的RG(on)時，有RC緩沖電路（左）和沒有緩沖電路時的波形。采用RC緩沖電路時的打開波形有一個峰值略高的反向恢復(fù)電流（Irr），但是沒有其他顯著區(qū)別。
RC緩沖電路能比大RG(off)更有效地控制VDS的峰值和振鈴期，但是它會影響效率嗎？
圖5.緩沖電路和大RG(off)的開關(guān)損耗（Eoff、Eon）的比較
在48A電流下，大RG(off)的關(guān)閉損耗是含小RG(off)的緩沖電路的兩倍以上，幾乎與不采用緩沖電路時相當(dāng)。因此，可以得出結(jié)論，緩沖電路更加高效，它允許更快地開關(guān)，并能更有效地控制VDS峰值和振鈴。從打開損耗中可以看出，緩沖電路的Eon僅有微小的提高。
圖6.緩沖電路與大RG(off)的總開關(guān)損耗（Etotal）的比較
為了更好地了解整體效率，我們將Eoff與Eon加在一起得到Etotal（圖6）。在全速開關(guān)的情況下，電流超過18A時，緩沖電路更高效。對于在40A/40kHz下開關(guān)的40mΩ器件而言，采用大RG(off)與采用含小RG(off)的緩沖電路時的損耗之差為11W。總之，與使用大RG(off)相比，緩沖電路能更為簡單、有效和高效地盡量降低電磁干擾和開關(guān)損耗。
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